Ursprünge von RISC-V

RISC-V ist eine Befehlssatzarchitektur für Prozessoren (Instruction Set Architekture, ISA). Jeder Prozessor, der die in der ISA spezifizierten Maschinenbefehle und Ressourcen unterstützt, ist damit kompatibel zu RISC-V Tools wie Compilern und Debuggern sowie zu RISC-V Software. Durch den modularen Aufbau der ISA mit einem minimalen Satz an Basisinstruktionen (RV32/64I) und optionalen Erweiterungen u.a. für Fließkommazahlen (F/D) und für die Verarbeitung von Vektoren (V) oder Kryptographie (J) reicht die Spanne der realisierten RISC-V Prozessoren von einfachen Mikrocontrollern bis hin zu Hochleistungskernen für Supercomputer. RISC-V stellt den jüngsten Spross einer Tradition von ISA-Entwicklungen der Universität Berkeley dar, getrieben vom Wunsch nach einer lizenzfrei erweiterbaren Architektur. Dabei sollte die ISA, frei vom Ballast der Abwärtskompatibilität, dem aktuellen Stand der Wissenschaft Rechnung tragen sowie effizient und ausgereift genug für kommerzielle und sicherheitskritische Anwendungen sein.

Organisationen im Umfeld

Der Aufbau der Marke RISC-V und die Weiterentwicklung der technischen Spezifikationen wird durch die 2015 gegründete gemeinnützige Stiftung RISC-V International koordiniert. Eine Mitgliedschaft erlaubt Unternehmen und Forschungseinrichtungen ein Stimmrecht bei der Definition der technischen Roadmap. Die ca. 30 technischen Arbeitsgruppen stehen allen Interessierten über virtuelle Treffen offen[1]. Eng verzahnt ist RISC-V International durch Zielstellung und personelle Überlappung mit der FOSSI Foundation, der CHIPS Alliance und der Linux Foundation[2]. Letztere unterstützt vor allem die Ausrichtung großer Veranstaltungen wie dem RISC-V Summit 22[3]. Einige Organisationen haben sich um die im akademischen Umfeld entwickelten RISC-V Implementierungen gebildet: die OpenHW Group[4] verfolgt hier ähnlich zu LowRISC[5] den Ansatz, die Kerne durch zusätzliche Verifikation für die kommerzielle Verwendung attraktiv zu machen.

Stand des Ökosystems

Die RISC-V Architektur wird von Compilern wie GCC, LLVM/Clang sowie mit Safety-Zertifizierung von IAR unterstützt. Dies umfasst “Bare-Metal”-Systeme ohne Betriebssystem sowie solche mit RTOS wie Zephyr oder FreeRTOS und verschiedene Linux-Distributionen wie Fedora und Debian. Der Marktplatz von riscv.org listete zuletzt ca. 70 RISC-V Kerne verschiedener Ausprägung. An kommerziellen Anbietern sind vor allem SiFive, Andes, Codasip, CloudBear und T-Head/Alibaba zu nennen. Auch Forschungsinstitute bieten kommerzielle Varianten freier Implementierungen an[6]. Mit Stand 2022 wurden etwa 12 Milliarden kommerzielle RISC-V Cores produziert, ein erster Laptop mit RISC-V Prozessor ist bis 2023 angekündigt und Intels Unterstützung von RISC-V mit einem Milliarden-Beitrag lässt eine schnelle Umsetzung für Prozessknoten <7nm erwarten[7].

Vor- und Nachteile gegenüber etablierten Architekturen

Im Vergleich zur ARM-Architektur besitzt RISC-V ein noch junges Ökosystem mit eingeschränktem Software-Angebot. Es gibt wenig Erfahrung mit RISC-V basierten SoC im Feld, insbesondere in Consumer-Geräten wie Mobiltelefonen. Als größeres Hemmnis wird jedoch der Mangel an mit RISC-V vertrauten Entwicklern gesehen, sowie die Wechselhürde bei hohen bestehenden Investitionen in andere Ökosysteme. Technisch RISC-V hingegen nicht zurück. Aktuelle RISC-V Implementierungen in Applikationsprozessoren wie z.B. dem P650 von SiFive [8] oder dem T-Head C910[9] erreichen konkurrenzfähige Werte für die Performance pro Watt und die Code Density. In den Bereichen Kryptographie, KI/Vektor- und Signalverarbeitung existieren sehr leistungsfähige Befehlssatzmodule und Security-Projekte wie Googles OpenTitan[10] tragen zur Robustheit der RISC-V Spezifikation bei. Analog zu Open-Source-Software profitieren RISC-V Anwender von der Vielzahl alternativer Anbieter für ASICs, Standard-ICs und FPGA-Softcores. Exportbeschränkungen und eine Monopolisierung des Marktes werden umgangen. Die lizenzfreie Nutzbarkeit senkt die Stückzahl, ab der RISC-V basierte ASIC-Lösungen attraktiv werden, erlaubt eine nahtlose Portierung vom FPGA in einen Chip und ermöglichen passgenaue Erweiterungen für Spezialanforderungen, z.B. in der Sensorik.

Zukunftsperspektiven für NGC-Ansätze

Die Modularität der RISC-V ISA erlaubt nicht nur Erweiterungen mit anwendungsspezifischen Befehlen, sondern auch die Integration neuer bzw. wiederentdeckter Architekturkonzepte: ein dynamischer Wechsel von beschleunigten Befehlen zur Laufzeit ist auf Basis von offenen embedded FPGAs[11] möglich und vor allem für eingebettete KI sinnvoll[12]. KI-Beschleuniger in Form neuromorpher Schaltungsmodule oder spezialisierter Vektor-, Stream- bzw. Stencil-Prozessoren lassen sich eng in die Pipeline von RISC-V Kernen integrieren[13], wodurch die Latenz von on-Chip Bussen wie AXI vermieden wird. Formale Verifikation ersetzt zunehmend die Verifikation mit Test-Stimuli und kann Safety- und Security-Eigenschaften schon zur Designzeit nachzuweisen[14]. Quelloffen verfügbare RISC-V Implementierungen bieten die dafür notwendigen Zugriffsmöglichkeiten und ergänzen so z.B. beweisbar sichere Betriebssysteme.

Fazit

Wenn sie FPGA einsetzen können RISC-V Softcores ihre Hersteller-Unabhängigkeit erhöhen und die Skalierung in einen ASIC vereinfachen. Für IC-Designhäuser liefert RISC-V eine lizenzkostenfreie Alternative. Mehr über RISC-V erfahren Sie bei einem der RISC-V Ambassadors[15] oder z.B. auf der Embedded World 2022[16].

Referenzen
[1] Directory of Working Groups - RISC-V International (riscv.org), https://riscv.org/community/directory-of-working-.
[2] Linux Foundation - Decentralized innovation, built with trust, https://www.linuxfoundation.org/
[3] RISC-V Summit 2022 - RISC-V International (riscv.org), https://riscv.org/event/risc-v-summit-2022/
[4] OpenHW Group | OpenHW Group, https://www.openhwgroup.org/
[5] lowRISC: Collaborative open silicon engineering, https://lowrisc.org/
[6] System-on-Chip Design - Fraunhofer IMS, https://www.ims.fraunhofer.de/en/Core-Competence/.
[7] Intel promises ‘substantial contributions’ to RISC-V growth • The Register, https://www.theregister.com/2022/05/17/intel_risc.
[8] RISC-V-Prozessoren: Schneller Kern SiFive P650 und 15 neue Spezifikationen | heise online, https://www.heise.de/news/RISC-V-Prozessoren-Schn.
[9] Product - T-Head-Embrace Digital Intelligence Future with Chip Power, https://www.t-head.cn/product/c906?lang=en
[10] Open source silicon root of trust (RoT) | OpenTitan, https://opentitan.org/
[11] Welcome to OpenFPGA’s documentation! — OpenFPGA 1.1.246 documentation, https://openfpga.readthedocs.io/en/master/
[12] (208) RISC-V Duisburg Group - RISC V for embedded AI and reconfigurable Computing - YouTube,

[13] Accelerator Processor - European Processor Initiative (european-processor-initiative.eu), https://www.european-processor-initiative.eu/acce.
[14] VE-DIVA-IC — Plone site (elektronikforschung.de), https://www.elektronikforschung.de/projekte/ve-di.
[15] RISC-V Ambassadors - RISC-V International (riscv.org), https://riscv.org/ambassadors/
[16] RISC-V at Embedded World | Linux Foundation Events, https://events.linuxfoundation.org/riscv-at-embed.

Bilder:

Abbildung 1: Ausfallsicherer RISC-V Core und KI-Beschleuniger in einem Leistungselektronik-Regler
Abbildung 2: RISC-V Entwicklung und Verbreitung